FLIP - FLOP
SISTEM DIGITAL(FLIP - FLOP) Pada pembahasan sebelumnya, rangkaian logika yang telah kita bahas hanya meliputi gerbang logika AND, OR, NOT, NAND, dan NOR serta rangkaian kombinasional. Pada bahasan ini, kita akan memulai rangkaian logika yang merupakan rangkaian sekuensial, yaitu rangkaian logika yang dapat menyimpan nilai logika data digital ('O' dan '1'). Rangkaian kombinasional maupun rangkaian sekuensial akan selalu digunakan dalam sistem digital karena rangkaian kombinasional akan berfungsi sebagai pengontrol data masukan maupun data keluaran dari rangkaian sekuensial, dan rangkaian sekuensial berfungsi untuk menyimpan data logika. Rangkaian logika sekuensial sebagai penyimpan data yang paling sederhana dan menjadi dasar pembentuk rangkaian sekuensial lainnya adalah Flip-Flop atau disingkat FF. Gambar di bawah ini menunjukkan simbol FF secara umum.
Secara umum, sebuah FF memiliki beberapa buah masukan dan dua buah keluaran, yaitu dan Q. Logika kedua keluaran FF tersebut saling berlawanan. Keluaran adalah keluaran FF secara normal, sedangkan Q adalah inversi dari keluaran normal FF (Q). FF disebut juga bistable multivibrator karena memiliki dua keluaran yang saling berbeda tersebut. Pada FF terdapat dua kemungkinan keadaan (state), yaitu SET dan RESET. SET adalah keadaan ketika nilai logika Q adalah '1' (High). Dan RESET adalah keadaan ketika nilai logika Q adalah 'O' (Low). Selain menghasilkan kondisi SET dan RESET, FF juga memiliki fungsi untuk menyimpan data sehingga FF disebut juga Latch.A.jenis-jenis Flip-Flop
-FF Set-Reset -FF Data -FF JK -FF Toggle.1. Flip-Flop Set Reset
Set-Reset FF atau lebih dikenal dengan sebutan SR FF adalah sebuah FF yang memiliki kondisi keluaran SET dan RESET. SR FF dapat dibangun dari dua buah gerbang logika NAND atau dua buah gerbang logika NOR. Kita akan membahas kedua SR FF tersebut agar dapat mengetahui perbedaannya.2. Flip-Flop SR dari Gerbang NAND
FF SR yang dibangun dari dua buah gerbang logika NAND dapat dilihat pada Gambar . Masing-masing keluaran NAND dihubungkan secara bersilangan menjadi masukan pada gerbang NAND lainnya. Keluaran pada NAND1 sekaligus sebagai keluaran Q dijadikan salah satu masukan NAND2 dan keluaran pada NAND2 sekaligus sebagai keluaran Q dijadikan sebagai salah satu masukan NAND1.
Jika kita lakukan analisis dengan memberikan logika masukan S dan R pada FF SR di atas maka akan diperoleh hasil sebagai berikut:1. Pada saat logika S = R = '1', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan (hold).2. Pada saat logika S='0' dan R='1', maka kondisi ini akan menghasilkan logika keluaran Q='1'. Kondisi ini dinamakan set atau setting FF.3. Pada saat logika S='1' dan R='0', maka kondisi ini akan menghasilkan logika keluaran Q = '0'. Kondisi ini dinamakan reset atau resetting FF.4. Pada saat logika S=R= '0', maka kondisi ini akan mengakibatkan FF melakukan setting dan resetting pada waktu yang sama sehingga menghasilkan keluaran yang tidak berlawanan. Kondisi ini dinamakan kondisi Invalid karena tidak diharapkan terjadi dalam FF.
Melalui analisis di atas maka kemungkinan keluaran logika dan 0 pada rangkaian FF SR di atas dapat disusun seperti pada Tabel dibawah.
Sebagai ilustrasi kerja dari sebuah FF SR, dapat kita lihat contoh diagram waktu masukan dan keluaran FF SR yang dibangun dari dua buah gerbang NAND pada Gambar dibawah.
3. Flip-Flop SR dari Gerbang NOR
FF SR yang dibangun dari dua buah gerbang logika NOR diperlihatkan pada Gambar 6.6 Masing-masing keluaran NOR akan dihubungkan secara bersilangan pada masukan NOR.
Jika kita lakukan analisis dengan memberikan logika masukan S dan R pada FF SR di atas maka akan diperoleh hasil sebagai berikut:1. Pada saat logika S = R = 'O', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan.2. Pada saat logika S = '1' dan R = 'O', maka kondisi ini akan menghasilkan logika keluaran Q = '1'. Kondisi ini dinamakan set atau setting FF.3. Pada saat logika S = 'O' dan R = '1', maka kondisi ini akan menghasilkan logika keluaran Q = 'O'. Kondisi ini dinamakan reset atau resetting FF.4. Pada saat logika S = R = '1', maka kondisi ini akan mengakibatkan FF melakukan setting dan resetting pada waktu yang sama sehingga menghasilkan keluaran yang tidak jelas. Kondisi ini dinamakan invalid karena tidak diharapkan terjadi dalam FF.
Hasil analisis di atas dapat kita susun seperti pada Tabel dibawah.
Dari kedua jenis FF SR di atas dapat disimpulkan bahwa FF SR dari gerbang NAND bekeria secara aktif rendah karena melakukan proses setting FF pada saat logika S = 'O' dan R = '1', dan melakukan resetting FF saat logika s = '1' dan R = 'O'. Sedangkan FF SR dari gerbang NOR bekerja secara aktif tinggi karena melakukan proses setting FF pada saat logika S = '1' dan R = '0', dan melakukan resetting FF saat logika S = 'O' dan R = '1'. Biasanya, untuk membedakan suatu masukan bekerja secara aktif rendah digunakan tanda inversi pada variabel masukan tersebut. Sebagai contoh, Blok FF SR dari gerbang NAND diperlihatkan pada Gambar . dan FF SR dari gerbang NOR diperlihatkan pada Gambar .
Selanjutnya, untuk FF SR yang dilengkapi dengan sinyal masukan clock sebagai pengatur keria FF diperlihatkan pada Gambar dan bagan untuk FF SR yang dilengkapi dengan sinyal masukan clock ditunjukkan pada Gambar 
4. Flip-Flop D Pada pembahasan FF SR di atas, kita mendapatkan adanya kondisi invalid atau kondisi yang tidak boleh terjadi pada FF yang memiliki dua keluaran yang saling berlawanan. Pada FF D kondisi invalid dapat dihindari, karena FF D dapat dibangun dari FF SR dengan menambahkan sebuah gerbang NOT pada bagian masukan FF SR seperti yang diperlihatkan pada Gambar 6.10. Masukan R diperoleh dari hasil pembalikan masukan s, sehingga masukan pada FF D hanya satu buah yaitu masukan D dengan keluaran dan Q.
Kondisi yang dapat terjadi pada FF D adalah kondisi SET dan RESET, sedangkan kondisi menahan data hanya terjadi saat logika clock tidak aktif. Kemungkinan perubahan data pada FF D dapat dilihat pada Tabel.
Pada Gambar, terlihat bahwa keluaran akan tetap menahan logika sebelumnya ketika clock tidak aktif tanpa dipengaruhi oleh masukan D. Sedangkan ketika logika clock aktif, maka akan diperoleh keluaran sesuai dengan masukan D. Jika masukan D berlogika 'I' pada saat clock aktif maka keluaran akan berlogika '1'. Kondisi ini dinamakan set atau setting FF. Jika masukan D berlogika 'O' pada saat clock aktif maka keluaran akan berlogika 'O'. Kondisi ini dinamakan reset atau resetting FF.
Beberapa IC TTL yang memuat FF D adalah 7474, 74174, 74175, 74373 dan 74573
5. Flip-Flop JK
Jenis FF selanjutnya adalah FF JK. FF JK merupakan FF yang memiliki dua buah masukan, yaitu / dan K dan dua buah keluaran, yaitu dan Q. Pada FF JK terdapat empat kondisi seperti halnya pada FF SR. Namun, pada FF JK tidak ada kondisi invalid. FF JK ini dapat dibangun dari FF SR dengan menambahkan dua gerbang logika NAND sebagai pengontrol kondisi masukan agar tidak terjadi kondisi Invalid pada FF SR. Pada Gambar 6.12 diperlihatkan rangkaian sederhana FF JK yang tersusun dari dua buah gerbang NAND sebagai rangkaian pulse steering dan rangkaian FF SR dari dua buah gerbang NAND). Kedua keluaran Q dan diumpanbalikkan secara silang sebagai masukan pada rangkaian pulse steering. Pengumpanan ini akan menyebabkan nilai keluaran Q dan akan toggle (berlawanan dengan keadaan sebelumnya) pada saat nilai masukan / dan K sama dengan '1'.
Rangkaian FF JK di atas terhindar dari kondisi keluaran yang invalid, karena pada saat kondisi logika J dan K sama dengan '1' maka logika Q dan Q adalah kebalikan dari logika Q dan Q sebelumnya. Jika kita lakukan analisis dengan memberikan logika masukan J dan K pada rangkaian FF JK di atas dan memberikan logika Clock aktif sesaat pada saat perubahan logika J dan K maka akan diperoleh hasil sebagai berikut:1. Pada saat logika / K'O', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan.2. Pada saat logika /'1' dan K = '0', maka kondisi ini akan menghasilkan logika keluaran Q = '1'. Kondisi ini dinamakan set atau setting FF.3. Pada saat logika J = '0' dan K = '1'. maka kondisi ini akan menghasilkan logika keluaran 0 = '0'. Kondisi ini dinamakan reset atau resetting FF.4. Pada saat logika / = K = '1', maka kondisi ini akan menghasilkan logika keluaran yang berlawanan dengan logika keluaran sebelumnya. Kondisi ini dinamakan toggle. Melalui analisis di atas maka kemungkinan logika Q dan pada rangkaian FF JK di atas dapat disusun seperti pada Tabel.
Gambar menampilkan bagan FF JK dengan dilengkapi dengan sinyal clock baik aktif pada transisi positif (aktif High) maupun transisi negatif (Low).
Tabel kebenaran untuk FF JK dengan sinyal clock aktif High dan FF JK dengan sinyal clock aktif High dapat dilihat berturut-turut pada Tabel 6.5 dan Tabel .
Berdasarkan tabel kebenaran logika di atas, kita dapat melihat CONVOL diagram waktu untuk beberapa kondisi logika / dan pada FFK aktif dengan sinyal Clock yang aktif pada transisi negatif seperti yang diperlihatkan pada Gambar.
Sebagai salah satu penerapannya, FF JK menjadi rangkaian dasar yang digunakan untuk menyusun rangkaian pencacah (Counter) yang akan dibahas pada bab tentang Pencacah. Beberapa IC TTL yang memuat Fr JK adalah 7473, 7476, 74107, 74109 dan 74112.7. Flip-Flop T
Flip-Flop T merupakan sebuah FF yang memiliki sebuah masukan, yaitu 7 dan dua buah keluaran, yaitu dan Q. FF T dapat dibangun dari Flip-Flop JK dengan cara menggabungkan masukan / dan K sehingga hanya akan diperoleh kondisi menahan (hold) atau toggle. Bagan FF T diperlihatkan pada Gambar . FF T digunakan sebagai dasar untuk membangun rangkaian pencacah.
Flip-Flop T merupakan sebuah FF yang memiliki sebuah masukan, yaitu 7 dan dua buah keluaran, yaitu dan Q. FF T dapat dibangun dari Flip-Flop JK dengan cara menggabungkan masukan / dan K sehingga hanya akan diperoleh kondisi menahan (hold) atau toggle. Bagan FF T diperlihatkan pada Gambar . FF T digunakan sebagai dasar untuk membangun rangkaian pencacah. Dahh di ujung halaman aja nihh,itu saja materi yang bisa mufaroha berikan jangan lupa simak materi selanjutnya yahhh sampaiii jumpaaa..
Secara umum, sebuah FF memiliki beberapa buah masukan dan dua buah keluaran, yaitu dan Q. Logika kedua keluaran FF tersebut saling berlawanan. Keluaran adalah keluaran FF secara normal, sedangkan Q adalah inversi dari keluaran normal FF (Q). FF disebut juga bistable multivibrator karena memiliki dua keluaran yang saling berbeda tersebut. Pada FF terdapat dua kemungkinan keadaan (state), yaitu SET dan RESET. SET adalah keadaan ketika nilai logika Q adalah '1' (High). Dan RESET adalah keadaan ketika nilai logika Q adalah 'O' (Low). Selain menghasilkan kondisi SET dan RESET, FF juga memiliki fungsi untuk menyimpan data sehingga FF disebut juga Latch.
A.jenis-jenis Flip-Flop
-FF Set-Reset
-FF Data
-FF JK
-FF Toggle.
1. Flip-Flop Set Reset
Set-Reset FF atau lebih dikenal dengan sebutan SR FF adalah sebuah FF yang memiliki kondisi keluaran SET dan RESET. SR FF dapat dibangun dari dua buah gerbang logika NAND atau dua buah gerbang logika NOR. Kita akan membahas kedua SR FF tersebut agar dapat mengetahui perbedaannya.
2. Flip-Flop SR dari Gerbang NAND
FF SR yang dibangun dari dua buah gerbang logika NAND dapat dilihat pada Gambar . Masing-masing keluaran NAND dihubungkan secara bersilangan menjadi masukan pada gerbang NAND lainnya. Keluaran pada NAND1 sekaligus sebagai keluaran Q dijadikan salah satu masukan NAND2 dan keluaran pada NAND2 sekaligus sebagai keluaran Q dijadikan sebagai salah satu masukan NAND1.
Jika kita lakukan analisis dengan memberikan logika masukan S dan R pada FF SR di atas maka akan diperoleh hasil sebagai berikut:
1. Pada saat logika S = R = '1', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan (hold).
2. Pada saat logika S='0' dan R='1', maka kondisi ini akan menghasilkan logika keluaran Q='1'. Kondisi ini dinamakan set atau setting FF.
3. Pada saat logika S='1' dan R='0', maka kondisi ini akan menghasilkan logika keluaran Q = '0'. Kondisi ini dinamakan reset atau resetting FF.
4. Pada saat logika S=R= '0', maka kondisi ini akan mengakibatkan FF melakukan setting dan resetting pada waktu yang sama sehingga menghasilkan keluaran yang tidak berlawanan. Kondisi ini dinamakan kondisi Invalid karena tidak diharapkan terjadi dalam FF.
Melalui analisis di atas maka kemungkinan keluaran logika dan 0 pada rangkaian FF SR di atas dapat disusun seperti pada Tabel dibawah.
3. Flip-Flop SR dari Gerbang NOR
FF SR yang dibangun dari dua buah gerbang logika NOR diperlihatkan pada Gambar 6.6 Masing-masing keluaran NOR akan dihubungkan secara bersilangan pada masukan NOR.
Jika kita lakukan analisis dengan memberikan logika masukan S dan R pada FF SR di atas maka akan diperoleh hasil sebagai berikut:
1. Pada saat logika S = R = 'O', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan.
2. Pada saat logika S = '1' dan R = 'O', maka kondisi ini akan menghasilkan logika keluaran Q = '1'. Kondisi ini dinamakan set atau setting FF.
3. Pada saat logika S = 'O' dan R = '1', maka kondisi ini akan menghasilkan logika keluaran Q = 'O'. Kondisi ini dinamakan reset atau resetting FF.
4. Pada saat logika S = R = '1', maka kondisi ini akan mengakibatkan FF melakukan setting dan
resetting pada waktu yang sama sehingga menghasilkan keluaran yang tidak jelas. Kondisi ini
dinamakan invalid karena tidak diharapkan terjadi dalam FF.
Hasil analisis di atas dapat kita susun seperti pada Tabel dibawah.
4. Flip-Flop D
Pada pembahasan FF SR di atas, kita mendapatkan adanya kondisi invalid atau kondisi yang tidak boleh terjadi pada FF yang memiliki dua keluaran yang saling berlawanan. Pada FF D kondisi invalid dapat dihindari, karena FF D dapat dibangun dari FF SR dengan menambahkan sebuah gerbang NOT pada bagian masukan FF SR seperti yang diperlihatkan pada Gambar 6.10. Masukan R diperoleh dari hasil pembalikan masukan s, sehingga masukan pada FF D hanya satu buah yaitu masukan D dengan keluaran dan Q.
Beberapa IC TTL yang memuat FF D adalah 7474, 74174, 74175, 74373 dan 74573
5. Flip-Flop JK
Jenis FF selanjutnya adalah FF JK. FF JK merupakan FF yang memiliki dua buah masukan, yaitu / dan K dan dua buah keluaran, yaitu dan Q. Pada FF JK terdapat empat kondisi seperti halnya pada FF SR. Namun, pada FF JK tidak ada kondisi invalid. FF JK ini dapat dibangun dari FF SR dengan menambahkan dua gerbang logika NAND sebagai pengontrol kondisi masukan agar tidak terjadi kondisi Invalid pada FF SR. Pada Gambar 6.12 diperlihatkan rangkaian sederhana FF JK yang tersusun dari dua buah gerbang NAND sebagai rangkaian pulse steering dan rangkaian FF SR dari dua buah gerbang NAND). Kedua keluaran Q dan diumpanbalikkan secara silang sebagai masukan pada rangkaian pulse steering. Pengumpanan ini akan menyebabkan nilai keluaran Q dan akan toggle (berlawanan dengan keadaan sebelumnya) pada saat nilai masukan / dan K sama dengan '1'.
Rangkaian FF JK di atas terhindar dari kondisi keluaran yang invalid, karena pada saat kondisi logika J dan K sama dengan '1' maka logika Q dan Q adalah kebalikan dari logika Q dan Q sebelumnya.
Jika kita lakukan analisis dengan memberikan logika masukan J dan K pada rangkaian FF JK di atas dan memberikan logika Clock aktif sesaat pada saat perubahan logika J dan K maka akan diperoleh hasil sebagai berikut:
1. Pada saat logika / K'O', maka kondisi ini akan menghasilkan logika keluaran yang sama dengan kondisi sebelumnya. Kondisi ini dinamakan kondisi menahan.
2. Pada saat logika /'1' dan K = '0', maka kondisi ini akan menghasilkan logika keluaran Q = '1'. Kondisi ini dinamakan set atau setting FF.
3. Pada saat logika J = '0' dan K = '1'. maka kondisi ini akan menghasilkan logika keluaran 0 = '0'. Kondisi ini dinamakan reset atau resetting FF.
4. Pada saat logika / = K = '1', maka kondisi ini akan menghasilkan logika keluaran yang berlawanan dengan logika keluaran sebelumnya. Kondisi ini dinamakan toggle.
Melalui analisis di atas maka kemungkinan logika Q dan pada rangkaian FF JK di atas dapat disusun seperti pada Tabel.
7. Flip-Flop T
Flip-Flop T merupakan sebuah FF yang memiliki sebuah masukan, yaitu 7 dan dua buah keluaran, yaitu dan Q. FF T dapat dibangun dari Flip-Flop JK dengan cara menggabungkan masukan / dan K sehingga hanya akan diperoleh kondisi menahan (hold) atau toggle. Bagan FF T diperlihatkan pada Gambar . FF T digunakan sebagai dasar untuk membangun rangkaian pencacah.
Dahh di ujung halaman aja nihh,itu saja materi yang bisa mufaroha berikan jangan lupa simak materi selanjutnya yahhh sampaiii jumpaaa..
Komentar
Posting Komentar